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Inclure un module dans verilog

Je veux inclure un module verilog dans un autre fichier. Comment l'inclure dans le code et comment compiler le code pour inclure le fichier d'en-tête? C'est comme en c?

verilog
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user1730250

  1. Un exemple de base peut les inclure tous les deux dans le même fichier comme indiqué sur page 4 de verilog en un jour .

  2. Tous les fichiers du même dossier doivent être trouvés automatiquement.

  3. Incluez-les comme indiqué dans Hello_World_Program_Output ou exemple ci-dessous.

  4. Les workflows avancés peuvent avoir files.f listant les fichiers verilog ou config spécifiant les répertoires include.

Inclure un exemple pour (3):

`include "folder/sub.sv"
module top;
  sub sub_i(
    .a(),
    .b()
    ...

L'extension de fichier .v est utilisé pour la compilation verilog, votre compilateur doit utiliser la dernière norme jusqu'à Verilog 2005. Le .sv l'extension est pour SystemVerilog. Qui a remplacé Verilog en 2009. L'extension de fichier fait basculer le compilateur vers SystemVerilog.

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Morgan