J'ai examiné toutes les questions précédentes et personne ne semble avoir un problème aussi simple que le mien. De plus, j'ai cherché sur le Web et je ne trouve pas de solution.
Je débute dans le langage VHDL et j'essaie de compiler l'exemple simple fourni par Altera, qui est le suivant:
library ieee;
use ieee.std_logic_1164.all;
entity light is
port(x1, x2: in std_logic;
f: out std_logic);
end light;
architecture LogicFunction of light is
begin
f <= (x1 and not x2) or (not x1 and x2);
end LogicFunction;
J'ai suivi les étapes de création du projet dans le didacticiel Altera , mais lorsque j'essaie de compiler le projet, le message d'erreur suivant s'affiche:
Error (12007): Top-level design entity "alt_ex_1" is undefined
Au chapitre Starting a New Project
, vous avez été appelé à appeler votre projet light
. Il me semble que vous n’avez pas suivi cette étape correctement et n’avez pas nommé votre projet alt_ex_1
. C'est pourquoi vous obtenez une erreur 12007, car le compilateur n'a aucune idée de ce qu'est l'entité de niveau supérieur dans votre conception.
Pour résoudre ce problème, vous pouvez:
Assignments -> Device -> General
.Project Navigator
(Files -> Set as top-level entity
).Mon problème concernait le compilateur de code Verilog. Mais quand je cherche un problème, j'ai toujours vu cette question. J'ai donc décidé d'ajouter ma solution également pour guider les autres. Il m'a fallu beaucoup de temps pour trouver une solution. voici ce que j’avais fait pour résoudre le problème.Il suffit de suivre ces étapes (Quartus II 14.0.0); Assignments
-> Settings
-> Top-Level Entity
-> Select your module
Il suffit de placer le pointeur sur le nom du fichier dans le panneau de navigation du projet, de cliquer avec le bouton droit de la souris, puis d’appuyer sur (défini comme entité de niveau supérieur). Terminé.